【具体的な業務内容】

半導体の論理回路設計および検証業務
Block設計および検証 ／ TOP設計および検証
論理合成・FV・NetDRC・Timing制約・環境構築
STA・Layout（仮レベル）・LowPower設計
サンプル評価（FW開発含む）
テストデータの取り纏め
関係部署との打合せ

【雇用形態】

正社員　　　※条件により契約社員の可能性あり

【待　　遇】

給与（年収）：350万円～700万円  ※経験、能力を考慮し、当社規定により決定いたします。

昇給・賞与：昇給年1回、賞与年2回

諸手当：通勤手当（上限月額50,000円）、時間外手当（全額支給）、休日出勤手当、住宅手当　他

【 勤務地 】
神奈川県厚木市（最寄駅：本厚木駅）

【就業時間】

8:30 ～ 17:30

【具体的要望スキル】

《必須》
Verilog-HDL
エミュレータ検証
論理合成／形式検証／STA
論理検証／STIL作成
《あれば尚可》
NC-verilog／Design Compiler
VCS／Verdi／INCISIV／Xcelium／
JasperGold／Spyglass／Formality

【休　　日】

土日祝（就業先カレンダーによる）

【休日休暇】

年間休日122日、休日（土日祝 ※就業先により変動あり）、年末年始、GW、夏期、特別、慶弔、育児・介護休暇、有休（入社半年後に10日付与）

【社会保険】

各種社会保険完備（雇用保険・労災保険・健康保険・厚生年金保険）

【福利厚生】

社宅制度、退職金制度（正社員）、財形貯蓄制度、メンタルヘルスケア、サッカーチームの法人シーズンシート、TOEIC受験奨励制度、契約保養所、全国リゾートホテルなどの優待制度など